Регистрация / Вход
Прислать материал

14.578.21.0223

Аннотация скачать
Постер скачать
Общие сведения
Номер
14.578.21.0223
Тематическое направление
Информационно-телекоммуникационные системы
Исполнитель проекта
федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский университет "Московский институт электронной техники"
Название доклада
Исследование и разработка перспективных технологий автоматизированного проектирования элементной базы наноэлектронных систем с размерами транзисторов 28нм и ниже
Докладчик
Гаврилов Сергей Витальевич
Тезисы доклада
Цели и задачи исследования
Цель исследования – формирование опережающего научно-технологического задела в области перспективных технологий автоматизированного проектирования микроэлектронных изделий с размерами транзисторов 28 нм и ниже для построения элементов САПР цифровых интегральных схем с транзисторами нанометрового размера.
Задачи исследования:
- разработка методов повышения достоверности результатов анализа функционирования микроэлектронных систем за счет учета логики работы схемы на основе быстродействующих алгоритмов анализа логических корреляций для схем и систем большой размерности;
- разработка методов анализа быстродействия микроэлектронных схем и систем, ориентированных на повышение надежности и работоспособности проектируемых изделий в условиях воздействия дестабилизирующих факторов за счет учета вариаций технологических и схемных параметров;
- разработка методов анализа работоспособности и живучести проектируемых систем на основе учета влияния систематических дестабилизирующих факторов;
- разработка алгоритмов и методов логического синтеза цифровых интегральных схем для технологии с трехмерным затвором транзистора (FinFET) с учетом топологической реализации.
Актуальность и новизна исследования
Актуальность
Планируемый проект направлен на решение новых актуальных проблем проектирования изделий микроэлектроники и посвящен разработке специальных средств автоматизации проектирования библиотечных элементов и сложно-функциональных блоков (СФ-блоков) интегральных схем для технологий 28 нм и ниже в интересах повышения надежности, работоспособности и живучести проектируемых изделий.
Новизна
В ПНИЭР предлагается использовать аппарат поиска истинных путей, основанный на рекурсивном построении характеристической функции интервала (Timed Characteristic Function, TCF), которая определяет множество входных векторов, для которых задержка попадает в некоторый интервал. В основе разработанного подхода лежит метод распространения характеристических функций вдоль схемы с встроенным анализом логической совместимости переключения вентилей. Предлагается метод оценки максимального тока потребления, обеспечивающий повышение достоверности результатов по сравнению с известными методами за счет учета логики работы схемы. Предлагаются перспективные методы анализа влияния помех на задержку распространения сигналов в путях цифровых СБИС, повышающие достоверность оценки помехоустойчивости за счет анализа логических корреляций сигналов в схеме. Предлагаются алгоритмы логико-топологического синтеза КМОП схем с технологией FinFET транзисторов для решения проблемы возрастающего числа норм проектирования при переходе к перспективным нанометровым технологиям.
Описание исследования

Среди систем, основанных на специализированных методах моделирования СБИС на логическом уровне, наибольшее распространение в реальных маршрутах проектирования получили подсистемы статического временного анализа для верхней оценки задержек на основе поиска критических путей. Специализированные методы статического временного анализа, ориентированные на поиск верхней оценки, обеспечивают полноту и надежность анализа быстродействия, однако не гарантируют достоверности результата, то есть не гарантируют соответствия действительности. Аналогичная проблема связана с анализом влияния емкостных связей межсоединений на логику работы и быстродействие схемы. Можно говорить о двух противоположных подходах к оценке быстродействия, помехоустойчивости и др. Нижнюю и наиболее точную оценку дают методы полного электрического или логико-электрического моделирования для заданных входных последовательностей. Однако эти методы не могут обеспечить полноту и надежность проектирования для схем с большим числом внешних входов. С другой стороны, специализированные методы, ориентированные на поиск верхней оценки, обеспечивают полноту и надежность проектирования, однако не гарантируют достоверности результата, так как их оценки являются излишне завышенными. В этой связи одной из главных задач проекта является разработка перспективных методов анализа влияния помех на задержку распространения сигналов в путях цифровых СБИС, повышающих достоверность в оценке помехоустойчивости за счет анализа логических корреляций сигналов в схеме.

При переходе к технологиям с проектными нормами менее 100 нм возникает необходимость решения следующих важных задач: определение величины падения напряжения в шинах питания (IR-drop), оценка ширины шин питания для обеспечения работоспособности схемы и оценка максимального (пикового) тока потребления в шине питания, возникающего при переключениях входных сигналов вентилей схемы. В данной ПНИЭР предлагается метод оценки максимального тока потребления, обеспечивающий повышение достоверности результатов по сравнению с известными методами за счет отсева вариантов, которые не могут быть реализованы ни при одном наборе входных воздействий.

С уменьшением технологических размеров базовых элементов деградация электрических параметров транзисторов становится все более ощутимой, так как возрастает влияние негативных короткоканальных эффектов в транзисторах. Это, в свою очередь, приводит к необходимости разработки альтернативных технологических решений, которые лучше масштабируются и совместимы с производственным процессом КМОП технологии. Одним из перспективных решений в этой области является КМОП технология с трехмерным затвором транзистора (FinFET). Преимуществами этой технологии являются низкая чувствительность к эффектам короткого канала транзистора и низкие подпороговые утечки. На сегодняшний день отсутствуют средства САПР для синтеза топологии схем на основе FinFET структур, так как при переходе к технологиям 22 нм и ниже значительно увеличивается число конструкторско-технологических правил и ограничений. Переход к использованию регулярных структур в нижних слоях топологии позволяет в какой-то степени решить проблемы возрастающего числа норм проектирования. Однородная топология позволяет уменьшить число правил, которые необходимо соблюдать при проектировании, так как выполнение большей части правил и ограничений уже предусмотрено при разработке топологии. В данной ПНИЭР предлагаются алгоритмы логико-топологического синтеза КМОП схем с технологией FinFET транзисторов для решения проблемы возрастающего числа норм проектирования при переходе к перспективным нанометровым технологиям.

Результаты исследования

В 2016 году выполнен 1 этап проекта: «Выбор направления исследований»

В рамках исследований были получены следующие результаты:

1.1 Исследованы методы и средства:  логико-временного анализа для автоматизированного проектирования элементной базы, оценки влияния межсоединений на быстродействие СБИС, анализа помехоустойчивости ЦИС, автоматизации логического синтеза ЦИС.

 1.2 Разработаны математические модели для анализа СБИС для технологий 28 нм и ниже с учетом вариации параметров

1.3 Разработаны математические модели для анализа быстродействия библиотечных элементов и блоков СБИС для технологий с FinFET транзисторами

1.4 Подготовлен аналитический обзор научных и информационных источников

1.5 Патентные исследования по ГОСТ 15.011-96.

1.6 Проведен анализ разработанных моделей для технологий с трехмерным затвором транзистора на базе индустриального партнера.

Проведенные исследования показали, что:

Среди методов моделирования СБИС на логическом уровне, наибольшее распространение в реальных маршрутах проектирования получили подсистемы статического временного анализа (СВА) для верхней оценки задержек на основе поиска критических путей. Специализированные методы СВА, ориентированные на поиск верхней оценки, обеспечивают полноту и надежность анализа быстродействия, однако не гарантируют достоверности результата, то есть не гарантируют соответствия действительности.

Получаемые с их помощью результаты часто являются излишне пессимистичными, поскольку не учитывается логика работы схемы. Известен метод повышения достоверности результатов СВА на основе аппарата поиска истинных путей, основанный на рекурсивном построении так называемой характеристической функции во времени или TCF-функции (Timed Characteristic Function). TCF-функция определяет множество входных векторов, для которых задержка превышает заданное ограничение по времени. Применение TCF-функций в сочетании с последующим анализом логической совместимости входного вектора и самой схемы (SAT-анализ) позволяет найти входные воздействия при заданных ограничениях на задержку. 

В рамках исследования предложено дальнейшее развитие метода в следующих направлениях: во-первых, вместо характеристической функции с односторонним ограничением на задержку предлагается характеристическая функция интервала, определяющая множество входных векторов, для которых задержка попадает в некоторый интервал [a, b], что, в отличие от TCF-подхода, не требует итераций для определения границ интервалов; во-вторых, предложен аппарат распространения характеристических функций вдоль схемы с встроенным анализом логической совместимости, который в отличие от TCF-подхода не требует применения SAT-анализа; в-третьих, предложенный аппарат обеспечивает анализ логической совместимости всех путей от заданного входного переключения, в том числе и не критических.

Практическая значимость исследования
С повышением степени интеграции и увеличением сложности СБИС значительно повышаются требования к методам и средствам проектирования СБИС и, как следствие, сложность и производительность САПР должны постоянно расти.
Однако, несмотря на значительные достижения современных САПР, их реальные возможности серьезно отстают от прогресса в области технологии изготовления кристаллов СБИС.
Таким образом, необходима разработка нового поколения САПР СБИС, которые должны поддерживать новые методологии и новые виды библиотек элементов СБИС. Существует ряд проблем, не решенных в существующих САПР СБИС. К ним прежде всего можно отнести:
- необходимость учета вариаций (то есть неопределенности) технологических и схемных параметров;
- высокий удельный вес межсоединений в расчете задержек и потребляемой мощности;
- недостаточно точные методы анализа быстродействия, токов потребления и шумов в схемах с технологиями 28 нм и ниже;
- возрастающее число норм проектирования при переходе к технологиям 28 нм и ниже;
- отсутствие средств САПР для автоматизированного синтеза топологии схем на основе FinFET структур.

Разработанные методы и модели для анализа СБИС технологий 28 нм и ниже имеют существенное значение для решения широкого класса задач, где наряду с определением максимальной задержки в узле требуется определить и минимальную задержку, в том числе для определения интервалов переключений в анализе помехоустойчивости, для оценки максимального тока питания, а также при характеризации сложно-функциональных блоков.
Постер

Poster_IT3.ppt