Регистрация / Вход
Прислать материал

Разработка быстродействующего вычислителя для процессора цифровой обработки сигналов

Сведения об участнике
ФИО
Текеев Заур Хаджи-Муратович
Вуз
Федеральное государственное автономное образовательное учреждение высшего профессионального образования "Северо-Кавказский федеральный университет"
Тезисы (информация о проекте)
Область наук
Информационные технологии и вычислительные системы
Раздел области наук
Информационные технологии
Тема
Разработка быстродействующего вычислителя для процессора цифровой обработки сигналов
Резюме
Научным результатом работы является вычислительное устройство, встраиваемое в процессоры цифровой обработки сигналов в качестве арифметико-логического устройства.
Научная новизна работы заключается в использовании ускоренных алгоритмов реализации основных арифметических операций в конечных полях.
Ключевые слова
Цифровая обработка сигналов, операции в конечных полях,
Цели и задачи
Целью данной работы является повышение быстродействия выполнения основных арифметических операций в конечных полях в процессорах цифровой обработки сигналов.
Для достижения поставленной цели необходимо решение следующих задач:
- разработка методики проверки эффективности вычислений;
- разработка структурной схемы вычислительного устройства;
- анализ возможных вариантов применения.
Введение

В настоящее время ряд элементов систем передачи и обработки  цифровой информации построен с использованием основных положений теоретико-числовых преобразований в конечных полях, что позволяет производить операции над числами, не помещающимися в память ЭВМ, уменьшить затраты на вычисления и применяется в таких областях, как цифровая обработка сигналов, криптография, навигационные системы и др. Большинство алгоритмов теоретико-числовых преобразований используют процедуры умножения в конечных полях. На практике эта процедура реализуется программными и аппаратными методами. В системах реального времени требуется высокое быстродействие алгоритмов умножения в конечных полях, которое зачастую достигается аппаратными умножителями.

Методы и материалы

 

Научным результатом проведения исследований по повышению быстродействия алгоритмов выполнения арифметических операций в конечных полях и уменьшению затрат на их реализацию на практике, а также изучения соответствующей теме литературы и проведения патентного поиска является предлагаемое в работе вычислительное устройство.

Для разработки структурных, функциональных, принципиальных схем вычислительного устройства используется программное обеспечение NI Multisim.

Описание и обсуждение результатов

Разрядность входных чисел предлагаемого вычислительного устройства может варьироваться в зависимости от количества используемых в них элементов. Диапазон входных чисел зависит от модуля и составляет [0,…, (p-1)], где р – модуль. Таким образом, операнды и модуль имеют одинаковую разрядность, что предоставляет гораздо большую функциональность по сравнению с известными аналогами (см. патент РФ №2015537, кл. G 06 F 7/49, 30.06.1994 и патент РФ №2299460, кл. G06F 7/523, 05.10.2005).

Уменьшено количество элементов на разряд, следовательно, уменьшаются массагабаритные характеристики и энергопотребление по сравнению с известными аналогами (см. патент РФ №2299461, кл. G 06 F 7/523, 25.05.2005).

Вычисления производятся параллельно, что приводит к повышению скорости выполнения операций, т.е. быстродействия.

Ориентировочная стоимость процессора цифровой обработки сигналов с внедренным вычислителем составит около 500 рублей, что в несколько раз ниже стоимости известных образцов импортного производства (фирмы Texas Instruments, Freescale Semiconductor, Analog Devices, Motorola и др).

Разработанное вычислительное устройство предлагается выпускать в составе процессоров цифровой обработки сигналов, используемых в системах связи и защите информации.

Встраивание вычислителя возможно в любые сигнальные процессоры, производящие операции в конечных полях. Это позволит повысить быстродействие процессоров и приведет к более экономному энергопотреблению.

На данный момент подана заявка на изобретение, алгоритмы проходили апробацию на научных конференциях, имеется публикация в сборнике по данной теме.

Используемые источники
1. B. Parhami, Computer Arithmetic: Algorithms and Hardware Designs, 2nd edition, Oxford University Press, New York, 2010
2. Текеев З. Х.-М. Оптимизация аппаратной реализации операции умножения по модулю. Ставрополь, сборник "Студенческая наука для развития информационного общества: часть 2" III Всероссийской научно-технической конференции.
3. Петренко В.И., Кузьминов Ю.В. Умножитель по модулю. Патент РФ на изобретение №2299461, опубл. бюллетень № 14 от 20.05.07.
4. Петренко В.И., Жук А.П., Кузьминов Ю.В., Тебуева Ф.Б. К вопросу оценки сложности построения и быстродействия многоразрядных параллельных сумматоров по модулю с последовательным переносом. Современные проблемы науки и образования. 2013. № 5. С. 150.
Information about the project
Surname Name
Tekeev Zaur
Project title
Development of high-speed calculating device for digital signal processor
Summary of the project
Scientific result is a computing device embedded in the digital signal processors as an arithmetic logic unit.
The scientific novelty of this work is to use the accelerated implementation of the basic algorithms of arithmetic operations in finite fields.
Keywords
digital signal processor, arithmetic operations in finite fields, multiplying by modulo