Разработка проекта цифрового тестера JTAG-стандарта.

Объектом исследования являлось разработка проекта цифрового тестера БИС/ПЛИС на базе JTAG-стандарта для реализации в ПЛИС компании Altera. Проект цифрового тестера создан в САПР Quartus II с использованием макрофункций и языка описания аппаратных архитектур VHDL.
Проект тестера предназначается для лабораторного исследования и тестирования внутренней схемотехники новых образцов зарубежных ПЛИС и БИС, поддерживающих технологию JTAG-программирования. В первую очередь для тестирования ПЛИС фирмы Altera по архитектуре FPGA, упакованных в корпуса типа 240-Pin PQFP/RQFP.
Разработан контроллер диагностического порта (TAP-контроллер) с использованием высокоуровневого (VHDL) и низкоуровневого (AHDL) языков описания аппаратуры, регистр инструкций и дешифратор команд (VHDL). Разработана оригинальная конструкция регистра сканирования периферии. С помощью встроенных макрофункций разработаны вспомогательные регистры. Все узлы проекта прошли функциональную и временную верификацию